# Dépôts SystemVerilog, page 6 [Accueil](https://repo.masters-masters.com/) › [Langages](https://repo.masters-masters.com/languages) › [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) Les 157 dépôts SystemVerilog open source de RepoMasters, du plus étoilé au moins étoilé : étoiles GitHub, rang et carte à collectionner de chacun. Page 6 sur 6 ## Dépôts SystemVerilog, page 6 157 dépôts SystemVerilog au catalogue, du plus étoilé au moins étoilé. - [YosysHQ/nerv · ★ 103 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/YosysHQ/nerv) - [pulp-platform/tech\_cells\_generic · ★ 102 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/pulp-platform/tech_cells_generic) - [chili-chips-ba/openeye-CamSI · ★ 102 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chili-chips-ba/openeye-CamSI) - [mirseo/JSilicon · ★ 101 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/mirseo/JSilicon) - [pavona/pavona · ★ 101 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/pavona/pavona) ## Page 6 sur 6 - [Page précédente](https://repo.masters-masters.com/languages/systemverilog?page=5) --- Données : GitHub