# Dépôts Verilog [Accueil](https://repo.masters-masters.com/) › [Langages](https://repo.masters-masters.com/languages) › [Verilog](https://repo.masters-masters.com/languages/verilog) Les 428 dépôts Verilog open source de RepoMasters, du plus étoilé au moins étoilé : étoiles GitHub, rang et carte à collectionner de chacun. ## Dépôts Verilog 428 dépôts Verilog au catalogue, du plus étoilé au moins étoilé. - [YosysHQ/picorv32 · ★ 4 398 · Verilog · RC](https://repo.masters-masters.com/repos/YosysHQ/picorv32) - [The-OpenROAD-Project/OpenROAD · ★ 3 246 · Verilog · RC](https://repo.masters-masters.com/repos/The-OpenROAD-Project/OpenROAD) - [alexforencich/verilog-ethernet · ★ 3 142 · Verilog · RC](https://repo.masters-masters.com/repos/alexforencich/verilog-ethernet) - [SI-RISCV/e200\_opensource · ★ 2 855 · Verilog · RC](https://repo.masters-masters.com/repos/SI-RISCV/e200_opensource) - [darklife/darkriscv · ★ 2 632 · Verilog · RC](https://repo.masters-masters.com/repos/darklife/darkriscv) - [corundum/corundum · ★ 2 507 · Verilog · RC](https://repo.masters-masters.com/repos/corundum/corundum) - [vortexgpgpu/vortex · ★ 2 370 · Verilog · RC](https://repo.masters-masters.com/repos/vortexgpgpu/vortex) - [nvdla/hw · ★ 2 195 · Verilog · RC](https://repo.masters-masters.com/repos/nvdla/hw) - [alexforencich/verilog-axi · ★ 2 168 · Verilog · RC](https://repo.masters-masters.com/repos/alexforencich/verilog-axi) - [XUANTIE-RV/wujian100\_open · ★ 2 031 · Verilog · RC](https://repo.masters-masters.com/repos/XUANTIE-RV/wujian100_open) - [pConst/basic\_verilog · ★ 2 030 · Verilog · RC](https://repo.masters-masters.com/repos/pConst/basic_verilog) - [riscv-mcu/e203\_hbirdv2 · ★ 1 967 · Verilog · Bêta](https://repo.masters-masters.com/repos/riscv-mcu/e203_hbirdv2) - [olofk/serv · ★ 1 912 · Verilog · Bêta](https://repo.masters-masters.com/repos/olofk/serv) - [ufrisk/pcileech-fpga · ★ 1 848 · Verilog · Bêta](https://repo.masters-masters.com/repos/ufrisk/pcileech-fpga) - [ultraembedded/riscv · ★ 1 811 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv) - [alexforencich/verilog-pcie · ★ 1 675 · Verilog · Bêta](https://repo.masters-masters.com/repos/alexforencich/verilog-pcie) - [ZipCPU/zipcpu · ★ 1 597 · Verilog · Bêta](https://repo.masters-masters.com/repos/ZipCPU/zipcpu) - [XUANTIE-RV/openc910 · ★ 1 490 · Verilog · Bêta](https://repo.masters-masters.com/repos/XUANTIE-RV/openc910) - [aolofsson/oh · ★ 1 440 · Verilog · Bêta](https://repo.masters-masters.com/repos/aolofsson/oh) - [VerticalResearchGroup/miaow · ★ 1 430 · Verilog · Bêta](https://repo.masters-masters.com/repos/VerticalResearchGroup/miaow) - [tiny-tpu-v2/tiny-tpu · ★ 1 411 · Verilog · Bêta](https://repo.masters-masters.com/repos/tiny-tpu-v2/tiny-tpu) - [ultraembedded/biriscv · ★ 1 327 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/biriscv) - [EttusResearch/uhd · ★ 1 294 · Verilog · Bêta](https://repo.masters-masters.com/repos/EttusResearch/uhd) - [Digital-EDA/Digital-IDE · ★ 1 191 · Verilog · Bêta](https://repo.masters-masters.com/repos/Digital-EDA/Digital-IDE) - [circuitvalley/USB\_C\_Industrial\_Camera\_FPGA\_USB3 · ★ 1 170 · Verilog · Bêta](https://repo.masters-masters.com/repos/circuitvalley/USB_C_Industrial_Camera_FPGA_USB3) - [lnis-uofu/OpenFPGA · ★ 1 166 · Verilog · Bêta](https://repo.masters-masters.com/repos/lnis-uofu/OpenFPGA) - [Wren6991/Hazard3 · ★ 1 130 · Verilog · Bêta](https://repo.masters-masters.com/repos/Wren6991/Hazard3) - [splinedrive/kianRiscV · ★ 1 123 · Verilog · Bêta](https://repo.masters-masters.com/repos/splinedrive/kianRiscV) - [odriverobotics/ODriveHardware · ★ 1 110 · Verilog · Bêta](https://repo.masters-masters.com/repos/odriverobotics/ODriveHardware) - [mntmn/amiga2000-gfxcard · ★ 1 021 · Verilog · Bêta](https://repo.masters-masters.com/repos/mntmn/amiga2000-gfxcard) ## Page 1 sur 15 - [Page suivante](https://repo.masters-masters.com/languages/verilog?page=2) --- Données : GitHub