# Dépôts Verilog, page 11 [Accueil](https://repo.masters-masters.com/) › [Langages](https://repo.masters-masters.com/languages) › [Verilog](https://repo.masters-masters.com/languages/verilog) Les 427 dépôts Verilog open source de RepoMasters, du plus étoilé au moins étoilé : étoiles GitHub, rang et carte à collectionner de chacun. Page 11 sur 15 ## Dépôts Verilog, page 11 427 dépôts Verilog au catalogue, du plus étoilé au moins étoilé. - [mattvenn/basic-ecp5-pcb · ★ 144 · Verilog · Prototype](https://repo.masters-masters.com/repos/mattvenn/basic-ecp5-pcb) - [racerxdl/riskow · ★ 144 · Verilog · Prototype](https://repo.masters-masters.com/repos/racerxdl/riskow) - [MoonshotAI/nano-kpu · ★ 144 · Verilog · Prototype](https://repo.masters-masters.com/repos/MoonshotAI/nano-kpu) - [abdelazeem201/Cadence-RTL-to-GDSII-Flow · ★ 141 · Verilog · Prototype](https://repo.masters-masters.com/repos/abdelazeem201/Cadence-RTL-to-GDSII-Flow) - [Azalea8/riscv\_cpu · ★ 141 · Verilog · Prototype](https://repo.masters-masters.com/repos/Azalea8/riscv_cpu) - [RongyeL/EasyAXI · ★ 141 · Verilog · Prototype](https://repo.masters-masters.com/repos/RongyeL/EasyAXI) - [MiSTer-devel/Gameboy\_MiSTer · ★ 140 · Verilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/Gameboy_MiSTer) - [WangXuan95/FPGA-SDfake · ★ 140 · Verilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/FPGA-SDfake) - [HDLForBeginners/Examples · ★ 140 · Verilog · Prototype](https://repo.masters-masters.com/repos/HDLForBeginners/Examples) - [russdill/bch\_verilog · ★ 139 · Verilog · Prototype](https://repo.masters-masters.com/repos/russdill/bch_verilog) - [AngeloJacobo/RISC-V · ★ 139 · Verilog · Prototype](https://repo.masters-masters.com/repos/AngeloJacobo/RISC-V) - [open-fpga/core-template · ★ 139 · Verilog · Prototype](https://repo.masters-masters.com/repos/open-fpga/core-template) - [efabless/caravel\_mpw-one · ★ 138 · Verilog · Prototype](https://repo.masters-masters.com/repos/efabless/caravel_mpw-one) - [NXP/i3c-slave-design · ★ 137 · Verilog · Prototype](https://repo.masters-masters.com/repos/NXP/i3c-slave-design) - [mczerski/SD-card-controller · ★ 136 · Verilog · Prototype](https://repo.masters-masters.com/repos/mczerski/SD-card-controller) - [rj45/rj32 · ★ 136 · Verilog · Prototype](https://repo.masters-masters.com/repos/rj45/rj32) - [virtualagc/agc\_simulation · ★ 135 · Verilog · Prototype](https://repo.masters-masters.com/repos/virtualagc/agc_simulation) - [ekb0412/100DaysofRTL · ★ 135 · Verilog · Prototype](https://repo.masters-masters.com/repos/ekb0412/100DaysofRTL) - [airin711/Verilog-caches · ★ 134 · Verilog · Prototype](https://repo.masters-masters.com/repos/airin711/Verilog-caches) - [Daniel-GGB/My-Digital-IC-Library · ★ 134 · Verilog · Prototype](https://repo.masters-masters.com/repos/Daniel-GGB/My-Digital-IC-Library) - [AugustinJose1221/FPGA-Build · ★ 134 · Verilog · Prototype](https://repo.masters-masters.com/repos/AugustinJose1221/FPGA-Build) - [robinhedwards/UltimateCart · ★ 133 · Verilog · Prototype](https://repo.masters-masters.com/repos/robinhedwards/UltimateCart) - [ZipCPU/openarty · ★ 133 · Verilog · Prototype](https://repo.masters-masters.com/repos/ZipCPU/openarty) - [exeex/edge-cores · ★ 133 · Verilog · Prototype](https://repo.masters-masters.com/repos/exeex/edge-cores) - [MiSTer-devel/Genesis\_MiSTer · ★ 132 · Verilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/Genesis_MiSTer) - [circuitgraph/circuitgraph · ★ 132 · Verilog · Prototype](https://repo.masters-masters.com/repos/circuitgraph/circuitgraph) - [phoeniX-Digital-Design/phoeniX · ★ 132 · Verilog · Prototype](https://repo.masters-masters.com/repos/phoeniX-Digital-Design/phoeniX) - [mole99/gf180mcu-fabulous-fpga · ★ 132 · Verilog · Prototype](https://repo.masters-masters.com/repos/mole99/gf180mcu-fabulous-fpga) - [jotego/jt12 · ★ 131 · Verilog · Prototype](https://repo.masters-masters.com/repos/jotego/jt12) - [Trinkle23897/mips32-cpu · ★ 131 · Verilog · Prototype](https://repo.masters-masters.com/repos/Trinkle23897/mips32-cpu) ## Page 11 sur 15 - [Page précédente](https://repo.masters-masters.com/languages/verilog?page=10) - [Page suivante](https://repo.masters-masters.com/languages/verilog?page=12) --- Données : GitHub