# Dépôts Verilog, page 14

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Les 427 dépôts Verilog open source de RepoMasters, du plus étoilé au moins étoilé : étoiles GitHub, rang et carte à collectionner de chacun. Page 14 sur 15

## Dépôts Verilog, page 14

427 dépôts Verilog au catalogue, du plus étoilé au moins étoilé.

- [dawsonjon/FPGA-TX · ★ 109 · Verilog · Prototype](https://repo.masters-masters.com/repos/dawsonjon/FPGA-TX)
- [zhan6841/FPGA-Accelerator-for-AES-LeNet-VGG16 · ★ 109 · Verilog · Prototype](https://repo.masters-masters.com/repos/zhan6841/FPGA-Accelerator-for-AES-LeNet-VGG16)
- [viktor-prutyanov/drec-fpga-intro · ★ 109 · Verilog · Prototype](https://repo.masters-masters.com/repos/viktor-prutyanov/drec-fpga-intro)
- [mgtm98/pcie5\_phy · ★ 109 · Verilog · Prototype](https://repo.masters-masters.com/repos/mgtm98/pcie5_phy)
- [zf3/psram-tang-nano-9k · ★ 109 · Verilog · Prototype](https://repo.masters-masters.com/repos/zf3/psram-tang-nano-9k)
- [mcmayer/iCE40 · ★ 108 · Verilog · Prototype](https://repo.masters-masters.com/repos/mcmayer/iCE40)
- [WangXuan95/FPGA-PNG-decoder · ★ 108 · Verilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/FPGA-PNG-decoder)
- [bmartini/zynq-axis · ★ 107 · Verilog · Prototype](https://repo.masters-masters.com/repos/bmartini/zynq-axis)
- [ilaydayaman/CNN\_for\_SLR · ★ 107 · Verilog · Prototype](https://repo.masters-masters.com/repos/ilaydayaman/CNN_for_SLR)
- [ZipCPU/qspiflash · ★ 107 · Verilog · Prototype](https://repo.masters-masters.com/repos/ZipCPU/qspiflash)
- [Fraunhofer-IMS/airisc\_core\_complex · ★ 107 · Verilog · Prototype](https://repo.masters-masters.com/repos/Fraunhofer-IMS/airisc_core_complex)
- [cavnex/mc6809 · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/cavnex/mc6809)
- [lvd2/ay-3-8910\_reverse\_engineered · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/lvd2/ay-3-8910_reverse_engineered)
- [ZipCPU/sdr · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/ZipCPU/sdr)
- [WangXuan95/FPGA-RMII-SMII · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/FPGA-RMII-SMII)
- [m-labs/lm32 · ★ 105 · Verilog · Prototype](https://repo.masters-masters.com/repos/m-labs/lm32)
- [smunaut/iCE40linux · ★ 105 · Verilog · Prototype](https://repo.masters-masters.com/repos/smunaut/iCE40linux)
- [kilmu1337/pcileech-rtl8188ee-wifi-emul · ★ 105 · Verilog · Prototype](https://repo.masters-masters.com/repos/kilmu1337/pcileech-rtl8188ee-wifi-emul)
- [lynxis/lpc\_sniffer · ★ 104 · Verilog · Prototype](https://repo.masters-masters.com/repos/lynxis/lpc_sniffer)
- [nishthaparashar/Floating-Point-ALU-in-Verilog · ★ 104 · Verilog · Prototype](https://repo.masters-masters.com/repos/nishthaparashar/Floating-Point-ALU-in-Verilog)
- [YutongChenVictor/Fpga-accelerator-demos · ★ 104 · Verilog · Prototype](https://repo.masters-masters.com/repos/YutongChenVictor/Fpga-accelerator-demos)
- [rgwan/kamikaze · ★ 103 · Verilog · Prototype](https://repo.masters-masters.com/repos/rgwan/kamikaze)
- [Frogwells/fpga\_design · ★ 103 · Verilog · Prototype](https://repo.masters-masters.com/repos/Frogwells/fpga_design)
- [ahmedshahein/DSP-RTL-Lib · ★ 103 · Verilog · Prototype](https://repo.masters-masters.com/repos/ahmedshahein/DSP-RTL-Lib)
- [Kenji-Ishimaru/polyphony · ★ 103 · Verilog · Prototype](https://repo.masters-masters.com/repos/Kenji-Ishimaru/polyphony)
- [LIV2/GottaGoFastRAM · ★ 103 · Verilog · Prototype](https://repo.masters-masters.com/repos/LIV2/GottaGoFastRAM)
- [compsec-snu/difuzz-rtl · ★ 102 · Verilog · Prototype](https://repo.masters-masters.com/repos/compsec-snu/difuzz-rtl)
- [ChFrenkel/ReckOn · ★ 102 · Verilog · Prototype](https://repo.masters-masters.com/repos/ChFrenkel/ReckOn)
- [ETH-PLUS/Jingzhao · ★ 102 · Verilog · Prototype](https://repo.masters-masters.com/repos/ETH-PLUS/Jingzhao)
- [jbush001/PASC · ★ 101 · Verilog · Prototype](https://repo.masters-masters.com/repos/jbush001/PASC)

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