# Dépôts Verilog, page 8 [Accueil](https://repo.masters-masters.com/) › [Langages](https://repo.masters-masters.com/languages) › [Verilog](https://repo.masters-masters.com/languages/verilog) Les 427 dépôts Verilog open source de RepoMasters, du plus étoilé au moins étoilé : étoiles GitHub, rang et carte à collectionner de chacun. Page 8 sur 15 ## Dépôts Verilog, page 8 427 dépôts Verilog au catalogue, du plus étoilé au moins étoilé. - [mtmd/FPGA\_Based\_CNN · ★ 187 · Verilog · Prototype](https://repo.masters-masters.com/repos/mtmd/FPGA_Based_CNN) - [flytt-away/FPGA-Video-Capture · ★ 187 · Verilog · Prototype](https://repo.masters-masters.com/repos/flytt-away/FPGA-Video-Capture) - [zhemao/ez8 · ★ 186 · Verilog · Prototype](https://repo.masters-masters.com/repos/zhemao/ez8) - [ZipCPU/vgasim · ★ 185 · Verilog · Prototype](https://repo.masters-masters.com/repos/ZipCPU/vgasim) - [thousrm/universal\_NPU-CNN\_accelerator · ★ 185 · Verilog · Prototype](https://repo.masters-masters.com/repos/thousrm/universal_NPU-CNN_accelerator) - [openrisc/or1200 · ★ 184 · Verilog · Prototype](https://repo.masters-masters.com/repos/openrisc/or1200) - [pnnl/OpenCGRA · ★ 184 · Verilog · Prototype](https://repo.masters-masters.com/repos/pnnl/OpenCGRA) - [ash-olakangal/RISC-V-Processor · ★ 184 · Verilog · Prototype](https://repo.masters-masters.com/repos/ash-olakangal/RISC-V-Processor) - [zhanghai/archexp · ★ 182 · Verilog · Prototype](https://repo.masters-masters.com/repos/zhanghai/archexp) - [sfmth/OpenSpike · ★ 182 · Verilog · Prototype](https://repo.masters-masters.com/repos/sfmth/OpenSpike) - [1801BM1/cpu11 · ★ 181 · Verilog · Prototype](https://repo.masters-masters.com/repos/1801BM1/cpu11) - [Dazhuzhu-github/systolic-array · ★ 181 · Verilog · Prototype](https://repo.masters-masters.com/repos/Dazhuzhu-github/systolic-array) - [nand2mario/usb\_hid\_host · ★ 181 · Verilog · Prototype](https://repo.masters-masters.com/repos/nand2mario/usb_hid_host) - [ZipCPU/dspfilters · ★ 180 · Verilog · Prototype](https://repo.masters-masters.com/repos/ZipCPU/dspfilters) - [olofk/corescore · ★ 180 · Verilog · Prototype](https://repo.masters-masters.com/repos/olofk/corescore) - [XUANTIE-RV/opene902 · ★ 180 · Verilog · Prototype](https://repo.masters-masters.com/repos/XUANTIE-RV/opene902) - [XUANTIE-RV/opene906 · ★ 180 · Verilog · Prototype](https://repo.masters-masters.com/repos/XUANTIE-RV/opene906) - [hankshyu/ICLab-2023 · ★ 180 · Verilog · Prototype](https://repo.masters-masters.com/repos/hankshyu/ICLab-2023) - [lamda-bbo/Open3DBench · ★ 180 · Verilog · Prototype](https://repo.masters-masters.com/repos/lamda-bbo/Open3DBench) - [nanamake/r22sdf · ★ 179 · Verilog · Prototype](https://repo.masters-masters.com/repos/nanamake/r22sdf) - [denandz/lpc\_sniffer\_tpm · ★ 178 · Verilog · Prototype](https://repo.masters-masters.com/repos/denandz/lpc_sniffer_tpm) - [ultraembedded/openlogicbit · ★ 178 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/openlogicbit) - [DreamSourceLab/DSLogic-hdl · ★ 177 · Verilog · Prototype](https://repo.masters-masters.com/repos/DreamSourceLab/DSLogic-hdl) - [mustafabbas/ECE1373\_2016\_hft\_on\_fpga · ★ 176 · Verilog · Prototype](https://repo.masters-masters.com/repos/mustafabbas/ECE1373_2016_hft_on_fpga) - [MiSTer-devel/NeoGeo\_MiSTer · ★ 176 · Verilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/NeoGeo_MiSTer) - [AUCOHL/DFFRAM · ★ 176 · Verilog · Prototype](https://repo.masters-masters.com/repos/AUCOHL/DFFRAM) - [turbo9team/turbo9 · ★ 174 · Verilog · Prototype](https://repo.masters-masters.com/repos/turbo9team/turbo9) - [zeldin/iceGDROM · ★ 173 · Verilog · Prototype](https://repo.masters-masters.com/repos/zeldin/iceGDROM) - [THU-DSP-LAB/ventus-gpgpu-verilog · ★ 172 · Verilog · Prototype](https://repo.masters-masters.com/repos/THU-DSP-LAB/ventus-gpgpu-verilog) - [1801BM1/vm80a · ★ 171 · Verilog · Prototype](https://repo.masters-masters.com/repos/1801BM1/vm80a) ## Page 8 sur 15 - [Page précédente](https://repo.masters-masters.com/languages/verilog?page=7) - [Page suivante](https://repo.masters-masters.com/languages/verilog?page=9) --- Données : GitHub