# AngeloJacobo/RISC-V

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AngeloJacobo/RISC-V, dépôt open source à 139 étoiles sur GitHub. Carte Prototype de RepoMasters. Design implementation of the RV32I Core in Verilog HDL with…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [AngeloJacobo](https://repo.masters-masters.com/owners/AngeloJacobo) |
| Étoiles | 139 |
| Forks | 11 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | MIT |
| Création | 2022 |
| Sujets | risc-v, verilog, rv32i, rv32, cpu, riscv, 5-stage-pipeline, formal-verification |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [AngeloJacobo/RISC-V](https://github.com/AngeloJacobo/RISC-V) |

## Fiche du dépôt

Design implementation of the RV32I Core in Verilog HDL with Zicsr extension

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de AngeloJacobo

- [AngeloJacobo/UberDDR3 · ★ 497 · Verilog · Alpha](https://repo.masters-masters.com/repos/AngeloJacobo/UberDDR3)
- [AngeloJacobo/FPGA\_Book\_Experiments · ★ 203 · Verilog · Prototype](https://repo.masters-masters.com/repos/AngeloJacobo/FPGA_Book_Experiments)

## D’autres dépôts Verilog

- [HDLForBeginners/Examples · ★ 140 · Verilog · Prototype](https://repo.masters-masters.com/repos/HDLForBeginners/Examples)
- [russdill/bch\_verilog · ★ 139 · Verilog · Prototype](https://repo.masters-masters.com/repos/russdill/bch_verilog)
- [open-fpga/core-template · ★ 139 · Verilog · Prototype](https://repo.masters-masters.com/repos/open-fpga/core-template)
- [efabless/caravel\_mpw-one · ★ 138 · Verilog · Prototype](https://repo.masters-masters.com/repos/efabless/caravel_mpw-one)
- [NXP/i3c-slave-design · ★ 137 · Verilog · Prototype](https://repo.masters-masters.com/repos/NXP/i3c-slave-design)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.