# Azalea8/riscv\_cpu

<https://repo.masters-masters.com/repos/Azalea8/riscv_cpu>

[Accueil](https://repo.masters-masters.com/) › [Azalea8](https://repo.masters-masters.com/owners/Azalea8) › [riscv\_cpu](https://repo.masters-masters.com/repos/Azalea8/riscv_cpu)

Azalea8/riscv\_cpu, dépôt open source à 142 étoiles sur GitHub. Carte Prototype de RepoMasters. riscv指令集，单周期以及五级流水线CPU Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [Azalea8](https://repo.masters-masters.com/owners/Azalea8) |
| Étoiles | 142 |
| Forks | 17 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2024 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [Azalea8/riscv\_cpu](https://github.com/Azalea8/riscv_cpu) |

## Fiche du dépôt

riscv指令集，单周期以及五级流水线CPU

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [mattvenn/basic-ecp5-pcb · ★ 144 · Verilog · Prototype](https://repo.masters-masters.com/repos/mattvenn/basic-ecp5-pcb)
- [racerxdl/riskow · ★ 144 · Verilog · Prototype](https://repo.masters-masters.com/repos/racerxdl/riskow)
- [MoonshotAI/nano-kpu · ★ 142 · Verilog · Prototype](https://repo.masters-masters.com/repos/MoonshotAI/nano-kpu)
- [abdelazeem201/Cadence-RTL-to-GDSII-Flow · ★ 141 · Verilog · Prototype](https://repo.masters-masters.com/repos/abdelazeem201/Cadence-RTL-to-GDSII-Flow)
- [RongyeL/EasyAXI · ★ 141 · Verilog · Prototype](https://repo.masters-masters.com/repos/RongyeL/EasyAXI)
- [MiSTer-devel/Gameboy\_MiSTer · ★ 140 · Verilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/Gameboy_MiSTer)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.