# DreamSourceLab/DSLogic-hdl

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DreamSourceLab/DSLogic-hdl, dépôt open source à 177 étoiles sur GitHub. Carte Prototype de RepoMasters. An open source FPGA design for DSLogic

| Champ | Valeur |
| --- | --- |
| Propriétaire | [DreamSourceLab](https://repo.masters-masters.com/owners/DreamSourceLab) |
| Étoiles | 177 |
| Forks | 83 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | GPL-2.0 |
| Création | 2014 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [DreamSourceLab/DSLogic-hdl](https://github.com/DreamSourceLab/DSLogic-hdl) |

## Fiche du dépôt

An open source FPGA design for DSLogic

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de DreamSourceLab

- [DreamSourceLab/DSView · ★ 1 445 · Python · Bêta](https://repo.masters-masters.com/repos/DreamSourceLab/DSView)
- [DreamSourceLab/DSLogic-fw · ★ 109 · C · Prototype](https://repo.masters-masters.com/repos/DreamSourceLab/DSLogic-fw)

## D’autres dépôts Verilog

- [lamda-bbo/Open3DBench · ★ 179 · Verilog · Prototype](https://repo.masters-masters.com/repos/lamda-bbo/Open3DBench)
- [denandz/lpc\_sniffer\_tpm · ★ 178 · Verilog · Prototype](https://repo.masters-masters.com/repos/denandz/lpc_sniffer_tpm)
- [ultraembedded/openlogicbit · ★ 178 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/openlogicbit)
- [mustafabbas/ECE1373\_2016\_hft\_on\_fpga · ★ 176 · Verilog · Prototype](https://repo.masters-masters.com/repos/mustafabbas/ECE1373_2016_hft_on_fpga)
- [MiSTer-devel/NeoGeo\_MiSTer · ★ 176 · Verilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/NeoGeo_MiSTer)
- [AUCOHL/DFFRAM · ★ 176 · Verilog · Prototype](https://repo.masters-masters.com/repos/AUCOHL/DFFRAM)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.