# Evensgn/RISC-V-CPU

<https://repo.masters-masters.com/repos/Evensgn/RISC-V-CPU>

[Accueil](https://repo.masters-masters.com/) › [Evensgn](https://repo.masters-masters.com/owners/Evensgn) › [RISC-V-CPU](https://repo.masters-masters.com/repos/Evensgn/RISC-V-CPU)

Evensgn/RISC-V-CPU, dépôt open source à 392 étoiles sur GitHub. Carte Alpha de RepoMasters. RISC-V CPU with 5-stage pipeline, implemented in Verilog HDL.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [Evensgn](https://repo.masters-masters.com/owners/Evensgn) |
| Étoiles | 392 |
| Forks | 52 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2017 |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [Evensgn/RISC-V-CPU](https://github.com/Evensgn/RISC-V-CPU) |

## Fiche du dépôt

RISC-V CPU with 5-stage pipeline, implemented in Verilog HDL.

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## D’autres dépôts Verilog

- [NetFPGA/netfpga · ★ 395 · Verilog · Alpha](https://repo.masters-masters.com/repos/NetFPGA/netfpga)
- [LeiWang1999/ZYNQ-NVDLA · ★ 395 · Verilog · Alpha](https://repo.masters-masters.com/repos/LeiWang1999/ZYNQ-NVDLA)
- [secworks/sha256 · ★ 394 · Verilog · Alpha](https://repo.masters-masters.com/repos/secworks/sha256)
- [Arlet/verilog-6502 · ★ 391 · Verilog · Alpha](https://repo.masters-masters.com/repos/Arlet/verilog-6502)
- [stffrdhrn/sdram-controller · ★ 389 · Verilog · Alpha](https://repo.masters-masters.com/repos/stffrdhrn/sdram-controller)
- [ridecore/ridecore · ★ 387 · Verilog · Alpha](https://repo.masters-masters.com/repos/ridecore/ridecore)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.