# FPGADude/Digital-Design

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FPGADude/Digital-Design, dépôt open source à 193 étoiles sur GitHub. Carte Prototype de RepoMasters. Verilog HDL files Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [FPGADude](https://repo.masters-masters.com/owners/FPGADude) |
| Étoiles | 193 |
| Forks | 63 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | GPL-3.0 |
| Création | 2021 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [FPGADude/Digital-Design](https://github.com/FPGADude/Digital-Design) |

## Fiche du dépôt

Verilog HDL files

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [hrvach/fpg1 · ★ 195 · Verilog · Prototype](https://repo.masters-masters.com/repos/hrvach/fpg1)
- [ulixxe/usb\_cdc · ★ 194 · Verilog · Prototype](https://repo.masters-masters.com/repos/ulixxe/usb_cdc)
- [muditbhargava66/High-Frequency-Trading-FPGA-System · ★ 194 · Verilog · Prototype](https://repo.masters-masters.com/repos/muditbhargava66/High-Frequency-Trading-FPGA-System)
- [bluespec/Toooba · ★ 192 · Verilog · Prototype](https://repo.masters-masters.com/repos/bluespec/Toooba)
- [MiSTer-devel/Minimig-AGA\_MiSTer · ★ 191 · Verilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/Minimig-AGA_MiSTer)
- [ZFTurbo/MobileNet-in-FPGA · ★ 191 · Verilog · Prototype](https://repo.masters-masters.com/repos/ZFTurbo/MobileNet-in-FPGA)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.