# FeSens/openTPU

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FeSens/openTPU, dépôt open source à 898 étoiles sur GitHub. Carte Bêta de RepoMasters. An open-source AI accelerator, developed by AI: RTL, ISA, simulator…

| Champ | Valeur |
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| Propriétaire | [FeSens](https://repo.masters-masters.com/owners/FeSens) |
| Étoiles | 898 |
| Forks | 84 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2026 |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [FeSens/openTPU](https://github.com/FeSens/openTPU) |

## Fiche du dépôt

An open-source AI accelerator, developed by AI: RTL, ISA, simulator, compiler and profiler in one repo. Runs Qwen3, LFM2.5 and Qwen3.5 on a Kintex-7 PCIe card.

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## Autres dépôts de FeSens

- [FeSens/auto-arch-tournament · ★ 205 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/FeSens/auto-arch-tournament)

## D’autres dépôts Verilog

- [ultraembedded/cores · ★ 940 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/cores)
- [WangXuan95/FPGA-USB-Device · ★ 934 · Verilog · Bêta](https://repo.masters-masters.com/repos/WangXuan95/FPGA-USB-Device)
- [open-sdr/openwifi-hw · ★ 916 · Verilog · Bêta](https://repo.masters-masters.com/repos/open-sdr/openwifi-hw)
- [lvyufeng/step\_into\_mips · ★ 886 · Verilog · Bêta](https://repo.masters-masters.com/repos/lvyufeng/step_into_mips)
- [KastnerRG/riffa · ★ 884 · Verilog · Bêta](https://repo.masters-masters.com/repos/KastnerRG/riffa)
- [Obijuan/open-fpga-verilog-tutorial · ★ 871 · Verilog · Bêta](https://repo.masters-masters.com/repos/Obijuan/open-fpga-verilog-tutorial)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.