# Juniper/open-register-design-tool

<https://repo.masters-masters.com/repos/Juniper/open-register-design-tool>

[Accueil](https://repo.masters-masters.com/) › [Juniper](https://repo.masters-masters.com/owners/Juniper) › [open-register-design-tool](https://repo.masters-masters.com/repos/Juniper/open-register-design-tool)

Juniper/open-register-design-tool, dépôt open source à 209 étoiles sur GitHub. Carte Prototype de RepoMasters. Tool to generate register RTL, models, and docs…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [Juniper](https://repo.masters-masters.com/owners/Juniper) |
| Étoiles | 209 |
| Forks | 74 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2016 |
| Sujets | systemrdl, jspec, eda, asic, fpga, registers, uvm, systemverilog, register-descriptions, systemrdl-compiler |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [Juniper/open-register-design-tool](https://github.com/Juniper/open-register-design-tool) |

## Fiche du dépôt

Tool to generate register RTL, models, and docs using SystemRDL or JSpec input

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de Juniper

- [Juniper/py-junos-eznc · ★ 717 · Python · Bêta](https://repo.masters-masters.com/repos/Juniper/py-junos-eznc)
- [Juniper/warp17 · ★ 451 · C · Alpha](https://repo.masters-masters.com/repos/Juniper/warp17)
- [Juniper/contrail-controller · ★ 436 · Alpha](https://repo.masters-masters.com/repos/Juniper/contrail-controller)
- [Juniper/libxo · ★ 349 · C · Alpha](https://repo.masters-masters.com/repos/Juniper/libxo)
- [Juniper/ansible-junos-stdlib · ★ 340 · Python · Alpha](https://repo.masters-masters.com/repos/Juniper/ansible-junos-stdlib)
- [Juniper/go-netconf · ★ 261 · Go · Alpha](https://repo.masters-masters.com/repos/Juniper/go-netconf)

## D’autres dépôts Verilog

- [ultraembedded/riscv\_soc · ★ 213 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/riscv_soc)
- [zach0zhang/Single\_instruction\_cycle\_OpenMIPS · ★ 210 · Verilog · Prototype](https://repo.masters-masters.com/repos/zach0zhang/Single_instruction_cycle_OpenMIPS)
- [risclite/R8051 · ★ 209 · Verilog · Prototype](https://repo.masters-masters.com/repos/risclite/R8051)
- [strigeus/fpganes · ★ 208 · Verilog · Prototype](https://repo.masters-masters.com/repos/strigeus/fpganes)
- [randyrossi/vicii-kawari · ★ 205 · Verilog · Prototype](https://repo.masters-masters.com/repos/randyrossi/vicii-kawari)
- [Lichee-Pi/Tang\_E203\_Mini · ★ 204 · Verilog · Prototype](https://repo.masters-masters.com/repos/Lichee-Pi/Tang_E203_Mini)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.