# MIPSfpga/schoolMIPS

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MIPSfpga/schoolMIPS, dépôt open source à 214 étoiles sur GitHub. Carte Prototype de RepoMasters. CPU microarchitecture, step by step Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [MIPSfpga](https://repo.masters-masters.com/owners/MIPSfpga) |
| Étoiles | 214 |
| Forks | 63 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2017 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [MIPSfpga/schoolMIPS](https://github.com/MIPSfpga/schoolMIPS) |

## Fiche du dépôt

CPU microarchitecture, step by step

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de MIPSfpga

- [MIPSfpga/mipsfpga-plus · ★ 113 · Verilog · Prototype](https://repo.masters-masters.com/repos/MIPSfpga/mipsfpga-plus)

## D’autres dépôts Verilog

- [eminfedar/fedar-f1-rv64im · ★ 215 · Verilog · Prototype](https://repo.masters-masters.com/repos/eminfedar/fedar-f1-rv64im)
- [cucapra/filament · ★ 215 · Verilog · Prototype](https://repo.masters-masters.com/repos/cucapra/filament)
- [mirkat1206/2021\_Spring\_NCTU\_ICLAB · ★ 214 · Verilog · Prototype](https://repo.masters-masters.com/repos/mirkat1206/2021_Spring_NCTU_ICLAB)
- [ultraembedded/riscv\_soc · ★ 213 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/riscv_soc)
- [zach0zhang/Single\_instruction\_cycle\_OpenMIPS · ★ 210 · Verilog · Prototype](https://repo.masters-masters.com/repos/zach0zhang/Single_instruction_cycle_OpenMIPS)
- [risclite/R8051 · ★ 209 · Verilog · Prototype](https://repo.masters-masters.com/repos/risclite/R8051)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.