# RISC-KC/basic\_rv32s

<https://repo.masters-masters.com/repos/RISC-KC/basic_rv32s>

[Accueil](https://repo.masters-masters.com/) › [RISC-KC](https://repo.masters-masters.com/owners/RISC-KC) › [basic\_rv32s](https://repo.masters-masters.com/repos/RISC-KC/basic_rv32s)

RISC-KC/basic\_rv32s, dépôt open source à 113 étoiles sur GitHub. Carte Prototype de RepoMasters. 🎓 Instructional RISC-V processor design framework…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [RISC-KC](https://repo.masters-masters.com/owners/RISC-KC) |
| Étoiles | 113 |
| Forks | 11 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | MIT |
| Création | 2024 |
| Sujets | computer-architecture, computer-science, cpu, dhrystone, fpga, hdl, processor, processor-design, risc-v, riscv |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [RISC-KC/basic\_rv32s](https://github.com/RISC-KC/basic_rv32s) |

## Fiche du dépôt

🎓 Instructional RISC-V processor design framework: single-cycle to 5-stage pipeline with FPGA verification and complete learning guidelines\! A RISC-V CPU design guideline.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [MIPSfpga/mipsfpga-plus · ★ 113 · Verilog · Prototype](https://repo.masters-masters.com/repos/MIPSfpga/mipsfpga-plus)
- [ispras/hdl-benchmarks · ★ 113 · Verilog · Prototype](https://repo.masters-masters.com/repos/ispras/hdl-benchmarks)
- [lucysrausch/colorlight-led-cube · ★ 113 · Verilog · Prototype](https://repo.masters-masters.com/repos/lucysrausch/colorlight-led-cube)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.