# RoaLogic/RV12

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RoaLogic/RV12, dépôt open source à 454 étoiles sur GitHub. Carte Alpha de RepoMasters. RISC-V CPU Core Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [RoaLogic](https://repo.masters-masters.com/owners/RoaLogic) |
| Étoiles | 454 |
| Forks | 61 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2017 |
| Sujets | risc-v, 32-bit, 64bit, cpu |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [RoaLogic/RV12](https://github.com/RoaLogic/RV12) |

## Fiche du dépôt

RISC-V CPU Core

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de RoaLogic

- [RoaLogic/ahb3lite\_interconnect · ★ 110 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/RoaLogic/ahb3lite_interconnect)

## D’autres dépôts SystemVerilog

- [taichi-ishitani/tvip-axi · ★ 483 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/taichi-ishitani/tvip-axi)
- [VerificationExcellence/SystemVerilogReference · ★ 473 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/VerificationExcellence/SystemVerilogReference)
- [fpgasystems/Coyote · ★ 469 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/fpgasystems/Coyote)
- [WangXuan95/USTC-RVSoC · ★ 442 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/WangXuan95/USTC-RVSoC)
- [raulbehl/100DaysOfRTL · ★ 428 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/raulbehl/100DaysOfRTL)
- [gtaylormb/opl3\_fpga · ★ 410 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/gtaylormb/opl3_fpga)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.