# RoaLogic/ahb3lite\_interconnect

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RoaLogic/ahb3lite\_interconnect, dépôt open source à 110 étoiles sur GitHub. Carte Prototype de RepoMasters. AHB3-Lite Interconnect Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [RoaLogic](https://repo.masters-masters.com/owners/RoaLogic) |
| Étoiles | 110 |
| Forks | 29 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2017 |
| Sujets | amba, ahb3-lite, switch, interconnect |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [RoaLogic/ahb3lite\_interconnect](https://github.com/RoaLogic/ahb3lite_interconnect) |

## Fiche du dépôt

AHB3-Lite Interconnect

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de RoaLogic

- [RoaLogic/RV12 · ★ 454 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/RoaLogic/RV12)

## D’autres dépôts SystemVerilog

- [Verdvana/AXI4\_Interconnect · ★ 111 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/Verdvana/AXI4_Interconnect)
- [ttchisholm/10g-low-latency-ethernet · ★ 111 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/ttchisholm/10g-low-latency-ethernet)
- [trivialmips/TrivialMIPS · ★ 110 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/trivialmips/TrivialMIPS)
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- [Weiyet/MakerCode\_RTLChallenge · ★ 109 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/Weiyet/MakerCode_RTLChallenge)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.