# TerosTechnology/vscode-terosHDL

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TerosTechnology/vscode-terosHDL, dépôt open source à 744 étoiles sur GitHub. Carte Bêta de RepoMasters. VHDL and Verilog/SV IDE: state machine viewer, linter…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [TerosTechnology](https://repo.masters-masters.com/owners/TerosTechnology) |
| Étoiles | 744 |
| Forks | 78 |
| Langage | [VHDL](https://repo.masters-masters.com/languages/vhdl) |
| Licence | GPL-3.0 |
| Création | 2020 |
| Sujets | verilog, vhdl, systemverilog, fpga |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [TerosTechnology/vscode-terosHDL](https://github.com/TerosTechnology/vscode-terosHDL) |

## Fiche du dépôt

VHDL and Verilog/SV IDE: state machine viewer, linter, documentation, snippets... and more\!

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## D’autres dépôts VHDL

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- [VLSI-EDA/PoC · ★ 607 · VHDL · Alpha](https://repo.masters-masters.com/repos/VLSI-EDA/PoC)

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Données : GitHub · Illustration : image publique du projet, pixelisée par RepoMasters.