# The-OpenROAD-Project/OpenROAD

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The-OpenROAD-Project/OpenROAD, dépôt open source à 3 244 étoiles sur GitHub. Carte RC de RepoMasters. OpenROAD's unified application implementing an…

| Champ | Valeur |
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| Propriétaire | [The-OpenROAD-Project](https://repo.masters-masters.com/owners/The-OpenROAD-Project) |
| Étoiles | 3 244 |
| Forks | 1 067 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | BSD-3-Clause |
| Création | 2019 |
| Sujets | opendb-database, openroad, lef, verilog, timing-analysis, def, eda, rtl, gdsii, cpp |
| Rang | [RC (2 000 à 4 999 ★)](https://repo.masters-masters.com/ranks/blockbuster) |
| Voir sur GitHub | [The-OpenROAD-Project/OpenROAD](https://github.com/The-OpenROAD-Project/OpenROAD) |

## Fiche du dépôt

OpenROAD's unified application implementing an RTL-to-GDS Flow. Documentation at https://openroad.readthedocs.io/en/latest/

Rang des dépôts qui ont 2 000 à 4 999 ★ sur GitHub. Probabilité publiée par carte tirée : 3 %. Rareté : Épique.

## Autres dépôts de The-OpenROAD-Project

- [The-OpenROAD-Project/OpenLane · ★ 1 991 · Python · Bêta](https://repo.masters-masters.com/repos/The-OpenROAD-Project/OpenLane)
- [The-OpenROAD-Project/OpenROAD-flow-scripts · ★ 785 · Verilog · Bêta](https://repo.masters-masters.com/repos/The-OpenROAD-Project/OpenROAD-flow-scripts)
- [The-OpenROAD-Project/OpenSTA · ★ 637 · Verilog · Alpha](https://repo.masters-masters.com/repos/The-OpenROAD-Project/OpenSTA)
- [The-OpenROAD-Project/asap7 · ★ 368 · Alpha](https://repo.masters-masters.com/repos/The-OpenROAD-Project/asap7)
- [The-OpenROAD-Project/RePlAce · ★ 255 · Verilog · Alpha](https://repo.masters-masters.com/repos/The-OpenROAD-Project/RePlAce)
- [The-OpenROAD-Project/OpenDB · ★ 128 · C++ · Prototype](https://repo.masters-masters.com/repos/The-OpenROAD-Project/OpenDB)

## D’autres dépôts Verilog

- [YosysHQ/picorv32 · ★ 4 398 · Verilog · RC](https://repo.masters-masters.com/repos/YosysHQ/picorv32)
- [alexforencich/verilog-ethernet · ★ 3 142 · Verilog · RC](https://repo.masters-masters.com/repos/alexforencich/verilog-ethernet)
- [SI-RISCV/e200\_opensource · ★ 2 855 · Verilog · RC](https://repo.masters-masters.com/repos/SI-RISCV/e200_opensource)
- [darklife/darkriscv · ★ 2 631 · Verilog · RC](https://repo.masters-masters.com/repos/darklife/darkriscv)

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Données : GitHub · Illustration : image publique du projet, pixelisée par RepoMasters.