# Verdvana/AXI4\_Interconnect

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Verdvana/AXI4\_Interconnect, dépôt open source à 111 étoiles sur GitHub. Carte Prototype de RepoMasters. AXI总线连接器 Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [Verdvana](https://repo.masters-masters.com/owners/Verdvana) |
| Étoiles | 111 |
| Forks | 24 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2020 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [Verdvana/AXI4\_Interconnect](https://github.com/Verdvana/AXI4_Interconnect) |

## Fiche du dépôt

AXI总线连接器

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de Verdvana

- [Verdvana/Bus\_Type\_Greenhouse\_Monitoring\_System · ★ 115 · C · Prototype](https://repo.masters-masters.com/repos/Verdvana/Bus_Type_Greenhouse_Monitoring_System)

## D’autres dépôts SystemVerilog

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- [ttchisholm/10g-low-latency-ethernet · ★ 111 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/ttchisholm/10g-low-latency-ethernet)
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- [trivialmips/TrivialMIPS · ★ 110 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/trivialmips/TrivialMIPS)
- [eliaskousk/parallella-riscv · ★ 109 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/eliaskousk/parallella-riscv)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.