# WangXuan95/USTC-RVSoC

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WangXuan95/USTC-RVSoC, dépôt open source à 442 étoiles sur GitHub. Carte Alpha de RepoMasters. An FPGA-based RISC-V CPU+SoC with a simple and extensible…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [WangXuan95](https://repo.masters-masters.com/owners/WangXuan95) |
| Étoiles | 442 |
| Forks | 81 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | GPL-3.0 |
| Création | 2019 |
| Sujets | riscv, risc-v, rv32i, soc, fpga, softcore, rtl, verilog, systemverilog, cpu |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [WangXuan95/USTC-RVSoC](https://github.com/WangXuan95/USTC-RVSoC) |

## Fiche du dépôt

An FPGA-based RISC-V CPU+SoC with a simple and extensible peripheral bus. 基于FPGA的RISC-V SoC，包含一个RV32I CPU、一个简单可扩展的总线、一些外设。

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de WangXuan95

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- [WangXuan95/BSV\_Tutorial\_cn · ★ 612 · Bluespec · Alpha](https://repo.masters-masters.com/repos/WangXuan95/BSV_Tutorial_cn)
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## D’autres dépôts SystemVerilog

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.