# XUANTIE-RV/openc910

<https://repo.masters-masters.com/repos/XUANTIE-RV/openc910>

[Accueil](https://repo.masters-masters.com/) › [XUANTIE-RV](https://repo.masters-masters.com/owners/XUANTIE-RV) › [openc910](https://repo.masters-masters.com/repos/XUANTIE-RV/openc910)

XUANTIE-RV/openc910, dépôt open source à 1 490 étoiles sur GitHub. Carte Bêta de RepoMasters. OpenXuantie - OpenC910 Core Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [XUANTIE-RV](https://repo.masters-masters.com/owners/XUANTIE-RV) |
| Étoiles | 1 490 |
| Forks | 406 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2021 |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [XUANTIE-RV/openc910](https://github.com/XUANTIE-RV/openc910) |

## Fiche du dépôt

OpenXuantie - OpenC910 Core

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## Autres dépôts de XUANTIE-RV

- [XUANTIE-RV/wujian100\_open · ★ 2 031 · Verilog · RC](https://repo.masters-masters.com/repos/XUANTIE-RV/wujian100_open)
- [XUANTIE-RV/riscv-aosp · ★ 483 · Alpha](https://repo.masters-masters.com/repos/XUANTIE-RV/riscv-aosp)
- [XUANTIE-RV/openc906 · ★ 425 · Verilog · Alpha](https://repo.masters-masters.com/repos/XUANTIE-RV/openc906)
- [XUANTIE-RV/riscv-matrix-extension-spec · ★ 190 · Makefile · Prototype](https://repo.masters-masters.com/repos/XUANTIE-RV/riscv-matrix-extension-spec)
- [XUANTIE-RV/opene902 · ★ 180 · Verilog · Prototype](https://repo.masters-masters.com/repos/XUANTIE-RV/opene902)
- [XUANTIE-RV/opene906 · ★ 180 · Verilog · Prototype](https://repo.masters-masters.com/repos/XUANTIE-RV/opene906)

## D’autres dépôts Verilog

- [ultraembedded/riscv · ★ 1 811 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv)
- [alexforencich/verilog-pcie · ★ 1 675 · Verilog · Bêta](https://repo.masters-masters.com/repos/alexforencich/verilog-pcie)
- [ZipCPU/zipcpu · ★ 1 597 · Verilog · Bêta](https://repo.masters-masters.com/repos/ZipCPU/zipcpu)
- [aolofsson/oh · ★ 1 440 · Verilog · Bêta](https://repo.masters-masters.com/repos/aolofsson/oh)
- [VerticalResearchGroup/miaow · ★ 1 430 · Verilog · Bêta](https://repo.masters-masters.com/repos/VerticalResearchGroup/miaow)
- [tiny-tpu-v2/tiny-tpu · ★ 1 411 · Verilog · Bêta](https://repo.masters-masters.com/repos/tiny-tpu-v2/tiny-tpu)

---
Données : GitHub · Illustration : image publique du projet, pixelisée par RepoMasters.