# YosysHQ/nerv

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YosysHQ/nerv, dépôt open source à 103 étoiles sur GitHub. Carte Prototype de RepoMasters. Naive Educational RISC V processor Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [YosysHQ](https://repo.masters-masters.com/owners/YosysHQ) |
| Étoiles | 103 |
| Forks | 22 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2021 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [YosysHQ/nerv](https://github.com/YosysHQ/nerv) |

## Fiche du dépôt

Naive Educational RISC V processor

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de YosysHQ

- [YosysHQ/yosys · ★ 4 863 · C++ · RC](https://repo.masters-masters.com/repos/YosysHQ/yosys)
- [YosysHQ/picorv32 · ★ 4 397 · Verilog · RC](https://repo.masters-masters.com/repos/YosysHQ/picorv32)
- [YosysHQ/oss-cad-suite-build · ★ 1 799 · Shell · Bêta](https://repo.masters-masters.com/repos/YosysHQ/oss-cad-suite-build)
- [YosysHQ/nextpnr · ★ 1 788 · C++ · Bêta](https://repo.masters-masters.com/repos/YosysHQ/nextpnr)
- [YosysHQ/icestorm · ★ 1 193 · Python · Bêta](https://repo.masters-masters.com/repos/YosysHQ/icestorm)
- [YosysHQ/apicula · ★ 704 · Python · Bêta](https://repo.masters-masters.com/repos/YosysHQ/apicula)

## D’autres dépôts SystemVerilog

- [seabeam/yuu\_ahb · ★ 106 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/seabeam/yuu_ahb)
- [gundy/tiny-synth · ★ 105 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/gundy/tiny-synth)
- [OPAE/intel-fpga-bbb · ★ 104 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/OPAE/intel-fpga-bbb)
- [pulp-platform/tech\_cells\_generic · ★ 102 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/pulp-platform/tech_cells_generic)
- [chili-chips-ba/openeye-CamSI · ★ 102 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chili-chips-ba/openeye-CamSI)
- [mirseo/JSilicon · ★ 101 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/mirseo/JSilicon)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.