# ZipCPU/openarty

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ZipCPU/openarty, dépôt open source à 133 étoiles sur GitHub. Carte Prototype de RepoMasters. An Open Source configuration of the Arty platform

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ZipCPU](https://repo.masters-masters.com/owners/ZipCPU) |
| Étoiles | 133 |
| Forks | 24 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2016 |
| Sujets | zipcpu, fpga, fpga-soc, arty, verilator, wishbone-bus, wishbone |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [ZipCPU/openarty](https://github.com/ZipCPU/openarty) |

## Fiche du dépôt

An Open Source configuration of the Arty platform

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de ZipCPU

- [ZipCPU/zipcpu · ★ 1 597 · Verilog · Bêta](https://repo.masters-masters.com/repos/ZipCPU/zipcpu)
- [ZipCPU/wb2axip · ★ 713 · Verilog · Bêta](https://repo.masters-masters.com/repos/ZipCPU/wb2axip)
- [ZipCPU/sdspi · ★ 425 · Verilog · Alpha](https://repo.masters-masters.com/repos/ZipCPU/sdspi)
- [ZipCPU/wbuart32 · ★ 356 · Verilog · Alpha](https://repo.masters-masters.com/repos/ZipCPU/wbuart32)
- [ZipCPU/eth10g · ★ 279 · C · Alpha](https://repo.masters-masters.com/repos/ZipCPU/eth10g)
- [ZipCPU/dblclockfft · ★ 269 · C++ · Alpha](https://repo.masters-masters.com/repos/ZipCPU/dblclockfft)

## D’autres dépôts Verilog

- [AugustinJose1221/FPGA-Build · ★ 134 · Verilog · Prototype](https://repo.masters-masters.com/repos/AugustinJose1221/FPGA-Build)
- [ekb0412/100DaysofRTL · ★ 134 · Verilog · Prototype](https://repo.masters-masters.com/repos/ekb0412/100DaysofRTL)
- [robinhedwards/UltimateCart · ★ 133 · Verilog · Prototype](https://repo.masters-masters.com/repos/robinhedwards/UltimateCart)
- [MiSTer-devel/Genesis\_MiSTer · ★ 132 · Verilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/Genesis_MiSTer)
- [circuitgraph/circuitgraph · ★ 132 · Verilog · Prototype](https://repo.masters-masters.com/repos/circuitgraph/circuitgraph)
- [phoeniX-Digital-Design/phoeniX · ★ 132 · Verilog · Prototype](https://repo.masters-masters.com/repos/phoeniX-Digital-Design/phoeniX)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.