# ZipCPU/sdr

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ZipCPU/sdr, dépôt open source à 106 étoiles sur GitHub. Carte Prototype de RepoMasters. A basic Soft(Gate)ware Defined Radio architecture Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ZipCPU](https://repo.masters-masters.com/owners/ZipCPU) |
| Étoiles | 106 |
| Forks | 19 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2020 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [ZipCPU/sdr](https://github.com/ZipCPU/sdr) |

## Fiche du dépôt

A basic Soft(Gate)ware Defined Radio architecture

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de ZipCPU

- [ZipCPU/zipcpu · ★ 1 597 · Verilog · Bêta](https://repo.masters-masters.com/repos/ZipCPU/zipcpu)
- [ZipCPU/wb2axip · ★ 713 · Verilog · Bêta](https://repo.masters-masters.com/repos/ZipCPU/wb2axip)
- [ZipCPU/sdspi · ★ 425 · Verilog · Alpha](https://repo.masters-masters.com/repos/ZipCPU/sdspi)
- [ZipCPU/wbuart32 · ★ 356 · Verilog · Alpha](https://repo.masters-masters.com/repos/ZipCPU/wbuart32)
- [ZipCPU/eth10g · ★ 279 · C · Alpha](https://repo.masters-masters.com/repos/ZipCPU/eth10g)
- [ZipCPU/dblclockfft · ★ 269 · C++ · Alpha](https://repo.masters-masters.com/repos/ZipCPU/dblclockfft)

## D’autres dépôts Verilog

- [cavnex/mc6809 · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/cavnex/mc6809)
- [lvd2/ay-3-8910\_reverse\_engineered · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/lvd2/ay-3-8910_reverse_engineered)
- [WangXuan95/FPGA-RMII-SMII · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/FPGA-RMII-SMII)
- [m-labs/lm32 · ★ 105 · Verilog · Prototype](https://repo.masters-masters.com/repos/m-labs/lm32)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.