# ZipCPU/wb2axip

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ZipCPU/wb2axip, dépôt open source à 713 étoiles sur GitHub. Carte Bêta de RepoMasters. Bus bridges and other odds and ends Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ZipCPU](https://repo.masters-masters.com/owners/ZipCPU) |
| Étoiles | 713 |
| Forks | 128 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2016 |
| Sujets | fpga, wishbone, wishbone-bus, axi-bus, xilinx, xilinx-vivado, gplv3 |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [ZipCPU/wb2axip](https://github.com/ZipCPU/wb2axip) |

## Fiche du dépôt

Bus bridges and other odds and ends

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## Autres dépôts de ZipCPU

- [ZipCPU/zipcpu · ★ 1 597 · Verilog · Bêta](https://repo.masters-masters.com/repos/ZipCPU/zipcpu)
- [ZipCPU/sdspi · ★ 425 · Verilog · Alpha](https://repo.masters-masters.com/repos/ZipCPU/sdspi)
- [ZipCPU/wbuart32 · ★ 356 · Verilog · Alpha](https://repo.masters-masters.com/repos/ZipCPU/wbuart32)
- [ZipCPU/eth10g · ★ 279 · C · Alpha](https://repo.masters-masters.com/repos/ZipCPU/eth10g)
- [ZipCPU/dblclockfft · ★ 269 · C++ · Alpha](https://repo.masters-masters.com/repos/ZipCPU/dblclockfft)
- [ZipCPU/autofpga · ★ 194 · C++ · Prototype](https://repo.masters-masters.com/repos/ZipCPU/autofpga)

## D’autres dépôts Verilog

- [alexforencich/verilog-i2c · ★ 731 · Verilog · Bêta](https://repo.masters-masters.com/repos/alexforencich/verilog-i2c)
- [antonblanchard/microwatt · ★ 729 · Verilog · Bêta](https://repo.masters-masters.com/repos/antonblanchard/microwatt)
- [OpenTimer/OpenTimer · ★ 722 · Verilog · Bêta](https://repo.masters-masters.com/repos/OpenTimer/OpenTimer)
- [jmahler/mips-cpu · ★ 660 · Verilog · Alpha](https://repo.masters-masters.com/repos/jmahler/mips-cpu)
- [fguzman82/gateGPT · ★ 656 · Verilog · Alpha](https://repo.masters-masters.com/repos/fguzman82/gateGPT)
- [ultraembedded/core\_ddr3\_controller · ★ 645 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_ddr3_controller)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.