# alexforencich/verilog-ethernet

<https://repo.masters-masters.com/repos/alexforencich/verilog-ethernet>

[Accueil](https://repo.masters-masters.com/) › [alexforencich](https://repo.masters-masters.com/owners/alexforencich) › [verilog-ethernet](https://repo.masters-masters.com/repos/alexforencich/verilog-ethernet)

alexforencich/verilog-ethernet, dépôt open source à 3 145 étoiles sur GitHub. Carte RC de RepoMasters. Verilog Ethernet components for FPGA implementation

| Champ | Valeur |
| --- | --- |
| Propriétaire | [alexforencich](https://repo.masters-masters.com/owners/alexforencich) |
| Étoiles | 3 145 |
| Forks | 867 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | MIT |
| Création | 2014 |
| Rang | [RC (2 000 à 4 999 ★)](https://repo.masters-masters.com/ranks/blockbuster) |
| Voir sur GitHub | [alexforencich/verilog-ethernet](https://github.com/alexforencich/verilog-ethernet) |

## Fiche du dépôt

Verilog Ethernet components for FPGA implementation

Rang des dépôts qui ont 2 000 à 4 999 ★ sur GitHub. Probabilité publiée par carte tirée : 3 %. Rareté : Épique.

## Autres dépôts de alexforencich

- [alexforencich/verilog-axi · ★ 2 168 · Verilog · RC](https://repo.masters-masters.com/repos/alexforencich/verilog-axi)
- [alexforencich/verilog-pcie · ★ 1 675 · Verilog · Bêta](https://repo.masters-masters.com/repos/alexforencich/verilog-pcie)
- [alexforencich/verilog-axis · ★ 925 · Python · Bêta](https://repo.masters-masters.com/repos/alexforencich/verilog-axis)
- [alexforencich/verilog-i2c · ★ 731 · Verilog · Bêta](https://repo.masters-masters.com/repos/alexforencich/verilog-i2c)
- [alexforencich/verilog-uart · ★ 591 · Verilog · Alpha](https://repo.masters-masters.com/repos/alexforencich/verilog-uart)
- [alexforencich/cocotbext-axi · ★ 368 · Python · Alpha](https://repo.masters-masters.com/repos/alexforencich/cocotbext-axi)

## D’autres dépôts Verilog

- [YosysHQ/picorv32 · ★ 4 397 · Verilog · RC](https://repo.masters-masters.com/repos/YosysHQ/picorv32)
- [The-OpenROAD-Project/OpenROAD · ★ 3 254 · Verilog · RC](https://repo.masters-masters.com/repos/The-OpenROAD-Project/OpenROAD)
- [SI-RISCV/e200\_opensource · ★ 2 855 · Verilog · RC](https://repo.masters-masters.com/repos/SI-RISCV/e200_opensource)
- [darklife/darkriscv · ★ 2 632 · Verilog · RC](https://repo.masters-masters.com/repos/darklife/darkriscv)
- [corundum/corundum · ★ 2 505 · Verilog · RC](https://repo.masters-masters.com/repos/corundum/corundum)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.