# andres-mancera/ethernet\_10ge\_mac\_SV\_UVM\_tb

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andres-mancera/ethernet\_10ge\_mac\_SV\_UVM\_tb, dépôt open source à 168 étoiles sur GitHub. Carte Prototype de RepoMasters. SystemVerilog-based UVM testbench for…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [andres-mancera](https://repo.masters-masters.com/owners/andres-mancera) |
| Étoiles | 168 |
| Forks | 69 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2016 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [andres-mancera/ethernet\_10ge\_mac\_SV\_UVM\_tb](https://github.com/andres-mancera/ethernet_10ge_mac_SV_UVM_tb) |

## Fiche du dépôt

SystemVerilog-based UVM testbench for an Ethernet 10GE MAC core

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [keplertech/naja · ★ 169 · Verilog · Prototype](https://repo.masters-masters.com/repos/keplertech/naja)
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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.