# ash-olakangal/RISC-V-Processor

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ash-olakangal/RISC-V-Processor, dépôt open source à 183 étoiles sur GitHub. Carte Prototype de RepoMasters. Verilog implementation of multi-stage 32-bit…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ash-olakangal](https://repo.masters-masters.com/owners/ash-olakangal) |
| Étoiles | 183 |
| Forks | 50 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2020 |
| Sujets | computer-architecture, risc-v, verilog, risc-processor |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [ash-olakangal/RISC-V-Processor](https://github.com/ash-olakangal/RISC-V-Processor) |

## Fiche du dépôt

Verilog implementation of multi-stage 32-bit RISC-V processor

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [openrisc/or1200 · ★ 184 · Verilog · Prototype](https://repo.masters-masters.com/repos/openrisc/or1200)
- [pnnl/OpenCGRA · ★ 184 · Verilog · Prototype](https://repo.masters-masters.com/repos/pnnl/OpenCGRA)
- [thousrm/universal\_NPU-CNN\_accelerator · ★ 184 · Verilog · Prototype](https://repo.masters-masters.com/repos/thousrm/universal_NPU-CNN_accelerator)
- [zhanghai/archexp · ★ 182 · Verilog · Prototype](https://repo.masters-masters.com/repos/zhanghai/archexp)
- [sfmth/OpenSpike · ★ 182 · Verilog · Prototype](https://repo.masters-masters.com/repos/sfmth/OpenSpike)
- [1801BM1/cpu11 · ★ 181 · Verilog · Prototype](https://repo.masters-masters.com/repos/1801BM1/cpu11)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.