# bluespec/Piccolo

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bluespec/Piccolo, dépôt open source à 343 étoiles sur GitHub. Carte Alpha de RepoMasters. RISC-V CPU, simple 3-stage pipeline, for low-end applications (e.g…

| Champ | Valeur |
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| Propriétaire | [bluespec](https://repo.masters-masters.com/owners/bluespec) |
| Étoiles | 343 |
| Forks | 54 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2018 |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [bluespec/Piccolo](https://github.com/bluespec/Piccolo) |

## Fiche du dépôt

RISC-V CPU, simple 3-stage pipeline, for low-end applications (e.g., embedded, IoT)

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de bluespec

- [bluespec/Flute · ★ 384 · Bluespec · Alpha](https://repo.masters-masters.com/repos/bluespec/Flute)
- [bluespec/Toooba · ★ 192 · Verilog · Prototype](https://repo.masters-masters.com/repos/bluespec/Toooba)

## D’autres dépôts Verilog

- [marmolejo/zet · ★ 345 · Verilog · Alpha](https://repo.masters-masters.com/repos/marmolejo/zet)
- [jotego/jtcores · ★ 345 · Verilog · Alpha](https://repo.masters-masters.com/repos/jotego/jtcores)
- [chipsalliance/VeeRwolf · ★ 343 · Verilog · Alpha](https://repo.masters-masters.com/repos/chipsalliance/VeeRwolf)
- [cxdzyq1110/NPU\_on\_FPGA · ★ 338 · Verilog · Alpha](https://repo.masters-masters.com/repos/cxdzyq1110/NPU_on_FPGA)
- [janestreet/asic-puzzle-2026 · ★ 338 · Verilog · Alpha](https://repo.masters-masters.com/repos/janestreet/asic-puzzle-2026)
- [samitbasu/rhdl · ★ 330 · Verilog · Alpha](https://repo.masters-masters.com/repos/samitbasu/rhdl)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.