# chenyuliu577-cyber/jyd-rv32i-fpga-core

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chenyuliu577-cyber/jyd-rv32i-fpga-core, dépôt open source à 155 étoiles sur GitHub. Carte Prototype de RepoMasters. Educational RV32I FPGA CPU/SoC project…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [chenyuliu577-cyber](https://repo.masters-masters.com/owners/chenyuliu577-cyber) |
| Étoiles | 155 |
| Forks | 32 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | MIT |
| Création | 2026 |
| Sujets | computer-architecture, contest, cpu, digital-design, education, fpga, hardware-design, riscv, rv32i, systemverilog |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [chenyuliu577-cyber/jyd-rv32i-fpga-core](https://github.com/chenyuliu577-cyber/jyd-rv32i-fpga-core) |

## Fiche du dépôt

Educational RV32I FPGA CPU/SoC project organized for JYD RISC-V contest-style Vivado reconstruction and verification.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.