# chili-chips-ba/openCologne

<https://repo.masters-masters.com/repos/chili-chips-ba/openCologne>

[Accueil](https://repo.masters-masters.com/) › [chili-chips-ba](https://repo.masters-masters.com/owners/chili-chips-ba) › [openCologne](https://repo.masters-masters.com/repos/chili-chips-ba/openCologne)

chili-chips-ba/openCologne, dépôt open source à 108 étoiles sur GitHub. Carte Prototype de RepoMasters. Spicing up the first and (no longer) the only EU FPGA…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [chili-chips-ba](https://repo.masters-masters.com/owners/chili-chips-ba) |
| Étoiles | 108 |
| Forks | 9 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | BSD-3-Clause |
| Création | 2024 |
| Sujets | fpga, gatemate, pcb, risc-v, rtl, soc, systemverilog, colognechip, serdes, edubos5 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [chili-chips-ba/openCologne](https://github.com/chili-chips-ba/openCologne) |

## Fiche du dépôt

Spicing up the first and (no longer) the only EU FPGA chip with a flashy new board, loaded with a suite of engaging demos and examples =\> https://www.chili-chips.xyz/open-cologne \| Also see https://nanoxplore.com

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de chili-chips-ba

- [chili-chips-ba/wireguard-fpga · ★ 1 378 · Python · Bêta](https://repo.masters-masters.com/repos/chili-chips-ba/wireguard-fpga)
- [chili-chips-ba/openPCIE · ★ 114 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chili-chips-ba/openPCIE)
- [chili-chips-ba/openCologne-PCIE · ★ 114 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chili-chips-ba/openCologne-PCIE)
- [chili-chips-ba/openeye-CamSI · ★ 102 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chili-chips-ba/openeye-CamSI)

## D’autres dépôts SystemVerilog

- [Weiyet/MakerCode\_RTLChallenge · ★ 109 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/Weiyet/MakerCode_RTLChallenge)
- [spcl/pspin · ★ 108 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/spcl/pspin)
- [WangXuan95/UH-JLS · ★ 108 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/UH-JLS)
- [seabeam/yuu\_ahb · ★ 106 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/seabeam/yuu_ahb)
- [gundy/tiny-synth · ★ 105 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/gundy/tiny-synth)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.