# chipsalliance/Cores-VeeR-EH1

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chipsalliance/Cores-VeeR-EH1, dépôt open source à 971 étoiles sur GitHub. Carte Bêta de RepoMasters. VeeR EH1 core Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [chipsalliance](https://repo.masters-masters.com/owners/chipsalliance) |
| Étoiles | 971 |
| Forks | 246 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Apache-2.0 |
| Création | 2019 |
| Sujets | processor, risc, riscv, risc-v, fusesoc, verilator, western-digital, open-source-hardware, rtl, fpga |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [chipsalliance/Cores-VeeR-EH1](https://github.com/chipsalliance/Cores-VeeR-EH1) |

## Fiche du dépôt

VeeR EH1 core

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

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Données : GitHub · Illustration : image publique du projet, pixelisée par RepoMasters.