# chipsalliance/Cores-VeeR-EL2

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chipsalliance/Cores-VeeR-EL2, dépôt open source à 349 étoiles sur GitHub. Carte Alpha de RepoMasters. VeeR EL2 Core Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [chipsalliance](https://repo.masters-masters.com/owners/chipsalliance) |
| Étoiles | 349 |
| Forks | 116 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Apache-2.0 |
| Création | 2020 |
| Sujets | el2, verilator, western-digital, riscv, risc-v, processor, open-source-hardware, fusesoc, rtl, fpga |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [chipsalliance/Cores-VeeR-EL2](https://github.com/chipsalliance/Cores-VeeR-EL2) |

## Fiche du dépôt

VeeR EL2 Core

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.