# chipsalliance/f4pga-examples

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chipsalliance/f4pga-examples, dépôt open source à 290 étoiles sur GitHub. Carte Alpha de RepoMasters. Example designs showing different ways to use F4PGA…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [chipsalliance](https://repo.masters-masters.com/owners/chipsalliance) |
| Étoiles | 290 |
| Forks | 78 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2020 |
| Sujets | fpga, fpga-designs, vexriscv, litex, conda-packages, symbiflow-toolchains, verilog, f4pga |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [chipsalliance/f4pga-examples](https://github.com/chipsalliance/f4pga-examples) |

## Fiche du dépôt

Example designs showing different ways to use F4PGA toolchains.

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de chipsalliance

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- [chipsalliance/rocket-chip · ★ 3 895 · Scala · RC](https://repo.masters-masters.com/repos/chipsalliance/rocket-chip)
- [chipsalliance/verible · ★ 1 974 · C++ · Bêta](https://repo.masters-masters.com/repos/chipsalliance/verible)
- [chipsalliance/riscv-dv · ★ 1 375 · Python · Bêta](https://repo.masters-masters.com/repos/chipsalliance/riscv-dv)
- [chipsalliance/Cores-VeeR-EH1 · ★ 971 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/chipsalliance/Cores-VeeR-EH1)
- [chipsalliance/firrtl · ★ 748 · Scala · Bêta](https://repo.masters-masters.com/repos/chipsalliance/firrtl)

## D’autres dépôts Verilog

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.