# chipsalliance/synlig

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chipsalliance/synlig, dépôt open source à 237 étoiles sur GitHub. Carte Prototype de RepoMasters. SystemVerilog synthesis tool Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [chipsalliance](https://repo.masters-masters.com/owners/chipsalliance) |
| Étoiles | 237 |
| Forks | 29 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2021 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [chipsalliance/synlig](https://github.com/chipsalliance/synlig) |

## Fiche du dépôt

SystemVerilog synthesis tool

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de chipsalliance

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- [chipsalliance/verible · ★ 1 974 · C++ · Bêta](https://repo.masters-masters.com/repos/chipsalliance/verible)
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## D’autres dépôts Verilog

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.