# chipsalliance/uvm-verilator

<https://repo.masters-masters.com/repos/chipsalliance/uvm-verilator>

[Accueil](https://repo.masters-masters.com/) › [chipsalliance](https://repo.masters-masters.com/owners/chipsalliance) › [uvm-verilator](https://repo.masters-masters.com/repos/chipsalliance/uvm-verilator)

chipsalliance/uvm-verilator, dépôt open source à 143 étoiles sur GitHub. Carte Prototype de RepoMasters. Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [chipsalliance](https://repo.masters-masters.com/owners/chipsalliance) |
| Étoiles | 143 |
| Forks | 35 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Apache-2.0 |
| Création | 2020 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [chipsalliance/uvm-verilator](https://github.com/chipsalliance/uvm-verilator) |

## Fiche du dépôt

Pas de description.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de chipsalliance

- [chipsalliance/chisel · ★ 4 827 · Scala · RC](https://repo.masters-masters.com/repos/chipsalliance/chisel)
- [chipsalliance/rocket-chip · ★ 3 895 · Scala · RC](https://repo.masters-masters.com/repos/chipsalliance/rocket-chip)
- [chipsalliance/verible · ★ 1 974 · C++ · Bêta](https://repo.masters-masters.com/repos/chipsalliance/verible)
- [chipsalliance/riscv-dv · ★ 1 375 · Python · Bêta](https://repo.masters-masters.com/repos/chipsalliance/riscv-dv)
- [chipsalliance/Cores-VeeR-EH1 · ★ 971 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/chipsalliance/Cores-VeeR-EH1)
- [chipsalliance/firrtl · ★ 748 · Scala · Bêta](https://repo.masters-masters.com/repos/chipsalliance/firrtl)

## D’autres dépôts SystemVerilog

- [amd/mini-isp · ★ 148 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/amd/mini-isp)
- [ic-lab-duth/RISC-V-Vector · ★ 147 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/ic-lab-duth/RISC-V-Vector)
- [zeroasiccorp/wildebeest · ★ 146 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/zeroasiccorp/wildebeest)
- [pulp-platform/register\_interface · ★ 142 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/pulp-platform/register_interface)
- [marcoz001/axi-uvm · ★ 140 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/marcoz001/axi-uvm)
- [openhwfoundation/cva5 · ★ 140 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/openhwfoundation/cva5)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.