# darklife/darkriscv

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darklife/darkriscv, dépôt open source à 2 632 étoiles sur GitHub. Carte RC de RepoMasters. opensouce RISC-V cpu core implemented in Verilog from scratch in…

| Champ | Valeur |
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| Propriétaire | [darklife](https://repo.masters-masters.com/owners/darklife) |
| Étoiles | 2 632 |
| Forks | 331 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | BSD-3-Clause |
| Création | 2018 |
| Sujets | riscv, verilog, risc-v, fpga, core |
| Rang | [RC (2 000 à 4 999 ★)](https://repo.masters-masters.com/ranks/blockbuster) |
| Voir sur GitHub | [darklife/darkriscv](https://github.com/darklife/darkriscv) |

## Fiche du dépôt

opensouce RISC-V cpu core implemented in Verilog from scratch in one night\!

Rang des dépôts qui ont 2 000 à 4 999 ★ sur GitHub. Probabilité publiée par carte tirée : 3 %. Rareté : Épique.

## D’autres dépôts Verilog

- [The-OpenROAD-Project/OpenROAD · ★ 3 254 · Verilog · RC](https://repo.masters-masters.com/repos/The-OpenROAD-Project/OpenROAD)
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- [SI-RISCV/e200\_opensource · ★ 2 855 · Verilog · RC](https://repo.masters-masters.com/repos/SI-RISCV/e200_opensource)
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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.