# dpretet/async\_fifo

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dpretet/async\_fifo, dépôt open source à 498 étoiles sur GitHub. Carte Alpha de RepoMasters. A dual clock asynchronous FIFO written in verilog, tested with…

| Champ | Valeur |
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| Propriétaire | [dpretet](https://repo.masters-masters.com/owners/dpretet) |
| Étoiles | 498 |
| Forks | 102 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2017 |
| Sujets | verilog, verification, verilog-hdl, icarus-verilog, fifo, fifo-queue, fifo-cache, synthesis, hdl, fpga |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [dpretet/async\_fifo](https://github.com/dpretet/async_fifo) |

## Fiche du dépôt

A dual clock asynchronous FIFO written in verilog, tested with Icarus Verilog

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de dpretet

- [dpretet/axi-crossbar · ★ 250 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/dpretet/axi-crossbar)

## D’autres dépôts SystemVerilog

- [lowRISC/lowrisc-chip · ★ 601 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/lowRISC/lowrisc-chip)
- [pulp-platform/pulp · ★ 572 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/pulp-platform/pulp)
- [pulp-platform/pulpissimo · ★ 501 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/pulp-platform/pulpissimo)
- [NVlabs/verilog-eval · ★ 491 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/NVlabs/verilog-eval)
- [baochip/baochip-1x · ★ 485 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/baochip/baochip-1x)
- [taichi-ishitani/tvip-axi · ★ 483 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/taichi-ishitani/tvip-axi)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.