# efabless/raven-picorv32

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efabless/raven-picorv32, dépôt open source à 299 étoiles sur GitHub. Carte Alpha de RepoMasters. Silicon-validated SoC implementation of the PicoSoc/PicoRV32

| Champ | Valeur |
| --- | --- |
| Propriétaire | [efabless](https://repo.masters-masters.com/owners/efabless) |
| Étoiles | 299 |
| Forks | 76 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2018 |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [efabless/raven-picorv32](https://github.com/efabless/raven-picorv32) |

## Fiche du dépôt

Silicon-validated SoC implementation of the PicoSoc/PicoRV32

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de efabless

- [efabless/caravel · ★ 419 · Verilog · Alpha](https://repo.masters-masters.com/repos/efabless/caravel)
- [efabless/caravel\_user\_project · ★ 244 · Verilog · Prototype](https://repo.masters-masters.com/repos/efabless/caravel_user_project)
- [efabless/caravel\_mpw-one · ★ 138 · Verilog · Prototype](https://repo.masters-masters.com/repos/efabless/caravel_mpw-one)
- [efabless/foss-asic-tools · ★ 121 · Tcl · Prototype](https://repo.masters-masters.com/repos/efabless/foss-asic-tools)

## D’autres dépôts Verilog

- [SparcLab/OpenSERDES · ★ 309 · Verilog · Alpha](https://repo.masters-masters.com/repos/SparcLab/OpenSERDES)
- [budude2/openfpga-GBC · ★ 308 · Verilog · Alpha](https://repo.masters-masters.com/repos/budude2/openfpga-GBC)
- [damdoy/ice40\_ultraplus\_examples · ★ 302 · Verilog · Alpha](https://repo.masters-masters.com/repos/damdoy/ice40_ultraplus_examples)
- [nand2mario/snestang · ★ 298 · Verilog · Alpha](https://repo.masters-masters.com/repos/nand2mario/snestang)
- [wqzustc/High-Performance-Tensor-Processing-Engines · ★ 297 · Verilog · Alpha](https://repo.masters-masters.com/repos/wqzustc/High-Performance-Tensor-Processing-Engines)
- [opencomputeproject/Project-Zipline · ★ 295 · Verilog · Alpha](https://repo.masters-masters.com/repos/opencomputeproject/Project-Zipline)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.