# eminfedar/fedar-f1-rv64im

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eminfedar/fedar-f1-rv64im, dépôt open source à 215 étoiles sur GitHub. Carte Prototype de RepoMasters. 5-Stage Pipelined RV64IM RISC-V CPU design in Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [eminfedar](https://repo.masters-masters.com/owners/eminfedar) |
| Étoiles | 215 |
| Forks | 21 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | MIT |
| Création | 2021 |
| Sujets | riscv64, riscv, riscv64im, core |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [eminfedar/fedar-f1-rv64im](https://github.com/eminfedar/fedar-f1-rv64im) |

## Fiche du dépôt

5-Stage Pipelined RV64IM RISC-V CPU design in Verilog.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de eminfedar

- [eminfedar/async-sockets-cpp · ★ 386 · C++ · Alpha](https://repo.masters-masters.com/repos/eminfedar/async-sockets-cpp)

## D’autres dépôts Verilog

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- [ultraembedded/riscv\_soc · ★ 213 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/riscv_soc)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.