# exeex/edge-cores

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exeex/edge-cores, dépôt open source à 133 étoiles sur GitHub. Carte Prototype de RepoMasters. The shortest path from PyTorch to custom ASICs. Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [exeex](https://repo.masters-masters.com/owners/exeex) |
| Étoiles | 133 |
| Forks | 8 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2026 |
| Sujets | asic, compiler, cpp, torch, verilog |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [exeex/edge-cores](https://github.com/exeex/edge-cores) |

## Fiche du dépôt

The shortest path from PyTorch to custom ASICs.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [AugustinJose1221/FPGA-Build · ★ 134 · Verilog · Prototype](https://repo.masters-masters.com/repos/AugustinJose1221/FPGA-Build)
- [robinhedwards/UltimateCart · ★ 133 · Verilog · Prototype](https://repo.masters-masters.com/repos/robinhedwards/UltimateCart)
- [ZipCPU/openarty · ★ 133 · Verilog · Prototype](https://repo.masters-masters.com/repos/ZipCPU/openarty)
- [MiSTer-devel/Genesis\_MiSTer · ★ 132 · Verilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/Genesis_MiSTer)
- [circuitgraph/circuitgraph · ★ 132 · Verilog · Prototype](https://repo.masters-masters.com/repos/circuitgraph/circuitgraph)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.