# fpganinja/taxi

<https://repo.masters-masters.com/repos/fpganinja/taxi>

[Accueil](https://repo.masters-masters.com/) › [fpganinja](https://repo.masters-masters.com/owners/fpganinja) › [taxi](https://repo.masters-masters.com/repos/fpganinja/taxi)

fpganinja/taxi, dépôt open source à 1 004 étoiles sur GitHub. Carte Bêta de RepoMasters. AXI, AXI stream, Ethernet, and PCIe components in System Verilog

| Champ | Valeur |
| --- | --- |
| Propriétaire | [fpganinja](https://repo.masters-masters.com/owners/fpganinja) |
| Étoiles | 1 004 |
| Forks | 159 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | CERN-OHL-S-2.0 |
| Création | 2025 |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [fpganinja/taxi](https://github.com/fpganinja/taxi) |

## Fiche du dépôt

AXI, AXI stream, Ethernet, and PCIe components in System Verilog

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## D’autres dépôts SystemVerilog

- [hdl-util/hdmi · ★ 1 310 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/hdl-util/hdmi)
- [rsd-devel/rsd · ★ 1 214 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/rsd-devel/rsd)
- [syntacore/scr1 · ★ 1 013 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/syntacore/scr1)
- [chipsalliance/Cores-VeeR-EH1 · ★ 971 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/chipsalliance/Cores-VeeR-EH1)
- [westerndigitalcorporation/swerv\_eh1 · ★ 882 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/westerndigitalcorporation/swerv_eh1)
- [black-parrot/black-parrot · ★ 841 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/black-parrot/black-parrot)

---
Données : GitHub · Illustration : image publique du projet, pixelisée par RepoMasters.
