# gt-synergy-lab/SIGMA

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gt-synergy-lab/SIGMA, dépôt open source à 119 étoiles sur GitHub. Carte Prototype de RepoMasters. RTL implementation of Flex-DPE. Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [gt-synergy-lab](https://repo.masters-masters.com/owners/gt-synergy-lab) |
| Étoiles | 119 |
| Forks | 33 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2020 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [gt-synergy-lab/SIGMA](https://github.com/gt-synergy-lab/SIGMA) |

## Fiche du dépôt

RTL implementation of Flex-DPE.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [spacemen3/PDP-1 · ★ 119 · Verilog · Prototype](https://repo.masters-masters.com/repos/spacemen3/PDP-1)
- [Ummidichandrika/100-Days-of-RTL · ★ 119 · Verilog · Prototype](https://repo.masters-masters.com/repos/Ummidichandrika/100-Days-of-RTL)
- [WangXuan95/FPGA-HDMI · ★ 119 · Verilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/FPGA-HDMI)
- [freecores/8051 · ★ 118 · Verilog · Prototype](https://repo.masters-masters.com/repos/freecores/8051)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.