# hkust-zhiyao/RTLLM

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hkust-zhiyao/RTLLM, dépôt open source à 243 étoiles sur GitHub. Carte Prototype de RepoMasters. An open-source benchmark for generating design RTL with…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [hkust-zhiyao](https://repo.masters-masters.com/owners/hkust-zhiyao) |
| Étoiles | 243 |
| Forks | 57 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | MIT |
| Création | 2023 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [hkust-zhiyao/RTLLM](https://github.com/hkust-zhiyao/RTLLM) |

## Fiche du dépôt

An open-source benchmark for generating design RTL with natural language

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de hkust-zhiyao

- [hkust-zhiyao/RTL-Coder · ★ 330 · Python · Alpha](https://repo.masters-masters.com/repos/hkust-zhiyao/RTL-Coder)

## D’autres dépôts Verilog

- [GuoningHuang/FPGA-CNN-accelerator-based-on-systolic-array · ★ 248 · Verilog · Prototype](https://repo.masters-masters.com/repos/GuoningHuang/FPGA-CNN-accelerator-based-on-systolic-array)
- [avakar/usbcorev · ★ 244 · Verilog · Prototype](https://repo.masters-masters.com/repos/avakar/usbcorev)
- [efabless/caravel\_user\_project · ★ 244 · Verilog · Prototype](https://repo.masters-masters.com/repos/efabless/caravel_user_project)
- [soDLA-publishment/soDLA · ★ 241 · Verilog · Prototype](https://repo.masters-masters.com/repos/soDLA-publishment/soDLA)
- [ChFrenkel/ODIN · ★ 241 · Verilog · Prototype](https://repo.masters-masters.com/repos/ChFrenkel/ODIN)
- [WangXuan95/FPGA-FixedPoint · ★ 241 · Verilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/FPGA-FixedPoint)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.