# jamieiles/uart

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jamieiles/uart, dépôt open source à 203 étoiles sur GitHub. Carte Prototype de RepoMasters. Verilog UART Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [jamieiles](https://repo.masters-masters.com/owners/jamieiles) |
| Étoiles | 203 |
| Forks | 44 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2013 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [jamieiles/uart](https://github.com/jamieiles/uart) |

## Fiche du dépôt

Verilog UART

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de jamieiles

- [jamieiles/80x86 · ★ 422 · C++ · Alpha](https://repo.masters-masters.com/repos/jamieiles/80x86)
- [jamieiles/oldland-cpu · ★ 128 · Verilog · Prototype](https://repo.masters-masters.com/repos/jamieiles/oldland-cpu)

## D’autres dépôts Verilog

- [Lichee-Pi/Tang\_E203\_Mini · ★ 204 · Verilog · Prototype](https://repo.masters-masters.com/repos/Lichee-Pi/Tang_E203_Mini)
- [rafaelcalcada/rvx · ★ 203 · Verilog · Prototype](https://repo.masters-masters.com/repos/rafaelcalcada/rvx)
- [AngeloJacobo/FPGA\_Book\_Experiments · ★ 203 · Verilog · Prototype](https://repo.masters-masters.com/repos/AngeloJacobo/FPGA_Book_Experiments)
- [taoyilee/clacc · ★ 202 · Verilog · Prototype](https://repo.masters-masters.com/repos/taoyilee/clacc)
- [pwmarcz/fpga-chip8 · ★ 202 · Verilog · Prototype](https://repo.masters-masters.com/repos/pwmarcz/fpga-chip8)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.