# jasonlin316/RISC-V-CPU

<https://repo.masters-masters.com/repos/jasonlin316/RISC-V-CPU>

[Accueil](https://repo.masters-masters.com/) › [jasonlin316](https://repo.masters-masters.com/owners/jasonlin316) › [RISC-V-CPU](https://repo.masters-masters.com/repos/jasonlin316/RISC-V-CPU)

jasonlin316/RISC-V-CPU, dépôt open source à 153 étoiles sur GitHub. Carte Prototype de RepoMasters. A RISC-V 5-stage pipelined CPU that supports vector…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [jasonlin316](https://repo.masters-masters.com/owners/jasonlin316) |
| Étoiles | 153 |
| Forks | 28 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2019 |
| Sujets | risc-v, riscv32, gate-level, place-and-route, vector, processor, chip, tape-out, verilog |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [jasonlin316/RISC-V-CPU](https://github.com/jasonlin316/RISC-V-CPU) |

## Fiche du dépôt

A RISC-V 5-stage pipelined CPU that supports vector instructions. Tape-out with U18 technology.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [NYU-MLDA/OpenABC · ★ 153 · Verilog · Prototype](https://repo.masters-masters.com/repos/NYU-MLDA/OpenABC)
- [WangXuan95/FPGA-MPEG2-encoder · ★ 153 · Verilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/FPGA-MPEG2-encoder)
- [hguq/HG-PIPE · ★ 153 · Verilog · Prototype](https://repo.masters-masters.com/repos/hguq/HG-PIPE)
- [alangarf/apple-one · ★ 153 · Verilog · Prototype](https://repo.masters-masters.com/repos/alangarf/apple-one)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.