# lisper/cpus-caddr

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lisper/cpus-caddr, dépôt open source à 166 étoiles sur GitHub. Carte Prototype de RepoMasters. FPGA based MIT CADR lisp machine - rewritten in modern verilog…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [lisper](https://repo.masters-masters.com/owners/lisper) |
| Étoiles | 166 |
| Forks | 16 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2016 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [lisper/cpus-caddr](https://github.com/lisper/cpus-caddr) |

## Fiche du dépôt

FPGA based MIT CADR lisp machine - rewritten in modern verilog - boots and runs

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de lisper

- [lisper/emulator-sun-2 · ★ 153 · Roff · Prototype](https://repo.masters-masters.com/repos/lisper/emulator-sun-2)

## D’autres dépôts Verilog

- [chriz2600/DreamcastHDMI · ★ 167 · Verilog · Prototype](https://repo.masters-masters.com/repos/chriz2600/DreamcastHDMI)
- [onchipuis/mriscv · ★ 166 · Verilog · Prototype](https://repo.masters-masters.com/repos/onchipuis/mriscv)
- [regymm/quasiSoC · ★ 166 · Verilog · Prototype](https://repo.masters-masters.com/repos/regymm/quasiSoC)
- [mhyousefi/MIPS-pipeline-processor · ★ 165 · Verilog · Prototype](https://repo.masters-masters.com/repos/mhyousefi/MIPS-pipeline-processor)
- [drandyhaas/Haasoscope · ★ 165 · Verilog · Prototype](https://repo.masters-masters.com/repos/drandyhaas/Haasoscope)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.