# lvd2/ay-3-8910\_reverse\_engineered

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lvd2/ay-3-8910\_reverse\_engineered, dépôt open source à 106 étoiles sur GitHub. Carte Prototype de RepoMasters. The reverse-engineered AY-3-8910 chip…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [lvd2](https://repo.masters-masters.com/owners/lvd2) |
| Étoiles | 106 |
| Forks | 11 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | GPL-3.0 |
| Création | 2019 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [lvd2/ay-3-8910\_reverse\_engineered](https://github.com/lvd2/ay-3-8910_reverse_engineered) |

## Fiche du dépôt

The reverse-engineered AY-3-8910 chip. Transistor-level schematics, verilog model and a testbench with tools, that can render register dump files into .flac soundtrack.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [cavnex/mc6809 · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/cavnex/mc6809)
- [ZipCPU/sdr · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/ZipCPU/sdr)
- [WangXuan95/FPGA-RMII-SMII · ★ 106 · Verilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/FPGA-RMII-SMII)
- [m-labs/lm32 · ★ 105 · Verilog · Prototype](https://repo.masters-masters.com/repos/m-labs/lm32)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.