# maltanar/fpga-tidbits

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maltanar/fpga-tidbits, dépôt open source à 129 étoiles sur GitHub. Carte Prototype de RepoMasters. Chisel components for FPGA projects Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [maltanar](https://repo.masters-masters.com/owners/maltanar) |
| Étoiles | 129 |
| Forks | 29 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | BSD-2-Clause |
| Création | 2015 |
| Sujets | fpga, chisel, hardware-libraries |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [maltanar/fpga-tidbits](https://github.com/maltanar/fpga-tidbits) |

## Fiche du dépôt

Chisel components for FPGA projects

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [freecores/dma\_axi · ★ 130 · Verilog · Prototype](https://repo.masters-masters.com/repos/freecores/dma_axi)
- [Herooyyy/Free-DMA-Firmware-pcileech · ★ 130 · Verilog · Prototype](https://repo.masters-masters.com/repos/Herooyyy/Free-DMA-Firmware-pcileech)
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- [PulseRain/Reindeer · ★ 128 · Verilog · Prototype](https://repo.masters-masters.com/repos/PulseRain/Reindeer)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.