# mirseo/JSilicon

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mirseo/JSilicon, dépôt open source à 101 étoiles sur GitHub. Carte Prototype de RepoMasters. JSilicon: A dual-mode 8-bit CPU core designed entirely from…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [mirseo](https://repo.masters-masters.com/owners/mirseo) |
| Étoiles | 101 |
| Forks | 10 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Apache-2.0 |
| Création | 2025 |
| Sujets | alu, asic, chip-design, finite-state-machine, rtl, rtl-design, verilog, control-logic, digital-designs, open-source-hardware |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [mirseo/JSilicon](https://github.com/mirseo/JSilicon) |

## Fiche du dépôt

JSilicon: A dual-mode 8-bit CPU core designed entirely from scratch by an AI major during mandatory military service in South Korea. This open-source Verilog project proves that real silicon design — from ALU to CPU architecture — is possible even under the most extreme constraints.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts SystemVerilog

- [pulp-platform/tech\_cells\_generic · ★ 102 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/pulp-platform/tech_cells_generic)
- [chili-chips-ba/openeye-CamSI · ★ 102 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chili-chips-ba/openeye-CamSI)
- [pavona/pavona · ★ 101 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/pavona/pavona)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.